数字后端设计课程（数字后端设计培训）

数字后端之DCG

DCG（Digital Circuit Generation或Digital Circuit Implementation，具体名称可能因公司和工具而异）是数字后端设计流程中的一个关键环节，它涉及将逻辑设计转化为具体的物理实现，包括布局布线、时序分析、功耗优化等多个方面。

芯片后端设计需要学什么

芯片后端设计需要学习后端设计流程、相关的工具和技术、数字电路和半导体物理知识。后端设计流程 芯片后端设计是一个复杂且精细的过程，首先需要深入理解整个后端设计的流程。

芯片设计流程认知：需熟悉从RTL代码到GDSII文件的完整转化路径，包括逻辑综合、形式验证、物理实现、时钟树综合、寄生参数提取及版图验证等环节的技术目标与约束条件。语言类技能硬件描述语言（Verilog）：需具备阅读前端RTL代码的能力，理解设计意图以优化物理实现。例如，通过分析代码结构预判时钟树综合的难点。

IC设计后端作为芯片设计流程中实现物理设计的关键环节，其入门需系统掌握技能体系、工具链、理论知识和行业认知。

跨专业转行数字后端设计,记录一下学习经历

1、跨专业转行数字后端设计学习经历记录 入职初期 2020年10月，我顺利找到了一份数字后端设计的工作，加入了一家创业型小公司。起初，我对这份工作充满了期待，以为这是一个高起点，能够让我迅速在数字后端设计领域站稳脚跟。然而，现实却与我的预期大相径庭。入职后，我发现公司数字部分的人员配置极其有限，仅有包括我在内的两个人。

2、跨专业转行数字后端设计学习经历记录 转行决定与初步探索 2020年5月，我做出了一个重要的决定——跨专业转行做数字后端设计。这个决定并非一时冲动，而是经过深思熟虑后的结果。我意识到，随着科技的飞速发展，数字后端设计在半导体和集成电路领域扮演着越来越重要的角色。

3、跨专业转行数字后端设计学习经历记录 入职背景 2021年5月，我正式踏入了数字后端设计的领域，尽管这一过程充满了挑战与不易。作为一位跨专业的新人，我深刻体会到了产品公司对于新人的高标准与严要求。

4、材料狗转行IC后端学习纪录 转行初衷与目标调整 自决定转行以来，我收到了许多来自各方的宝贵建议。原本，我对IC验证方向抱有浓厚兴趣，但在深入了解和综合考量后，我决定将目标转向IC后端。这一调整并非一时冲动，而是基于对行业趋势、个人兴趣及能力匹配的深思熟虑。

5、芯片数字后端人的每一天（2）今天的工作主要围绕帮助同事解决某新foundry工艺下的绕线问题展开。这是一项充满挑战的任务，但通过细致的分析和不断的尝试，我们最终找到了问题的根源并成功解决了它。问题初现与分析 早晨，我接到了同事的求助，他在进行芯片后端设计时遇到了绕线问题。

6、我是一名就读于民办本科院校的二年级学生，主修数字媒体技术。经过两年的学习和实践，我决定分享我的学习经历，希望能够给正在或即将步入这一领域的同学提供一些帮助。同时，我也非常期待大家的反馈，无论是正面的鼓励还是建设性的批评，我都将虚心接受，并不断改进。

数字IC后端设计实现培训教程之Innovus和Icc2中做物理验证LVS检查步骤_百...

Innovus中的LVS检查步骤： PG短路检查： 使用命令verify_PG_short no_routing_blkg来排查电源地短路问题。 若存在PG短路，Calibre LVS在GDS抽样时会生成相关报告，指出短路网络。 加载Innovus并定位短路位置，然后修复问题。

在Innovus中进行LVS检查时，请遵循以下步骤： **PG短路检查 使用命令`verify_PG_short -no_routing_blkg`，排查电源地短路问题。若PR后数据库中存在PG短路，Calibre LVS在GDS抽样时会生成`lvs.rep.shorts`报告，报告中会指出相关短路网络。加载innovus并定位短路位置后，修复问题。

Innovus学习资源工具链定位：Innovus作为CADence后端核心工具，负责物理实现（布局、布线、时序优化）。虚拟机内已配置完整流程环境，可直接调用台积电/中芯国际工艺库进行实践。学习路径建议：基础操作：通过虚拟机内教程掌握GUI界面与命令行操作。工艺库加载：学习导入LEF/DEF文件、设置设计规则约束（DRC）。

理解数字IC后端实现中的基本概念，能够面对不懂的概念主动提问，面试中这类概念常被提及。 熟悉整个数字IC后端实现流程，从PR（物理实现）到PV（物理验证）的每一个步骤，理解每个流程的工作内容，并结合实际操作加深理解。

物理验证：确保物理设计无违反规则，进行drc检查和LVS（版图与原理图一致性检查）以及ERC（电气规则检查）。使用mentor公司的calibre进行物理验证。 功耗分析：分析IR drop和EM，反馈设计图修改建议。常用工具包括Ansys的redhawk、cadence的voltus和synopsys的ptpx。

使用Innovus图形界面快速查看instance和pin的Power Domain属性步骤如下： 选中黄色的Aon buffer； 点击innovus菜单面板中的design browser； 查看弹出窗口中显示的cell bufAON的power domain信息。

从此没有难做的floorplan(数字后端设计实现floorplan篇)

从此没有难做的floorplan（数字后端设计实现floorplan篇）Floorplan是数字后端设计实现中最关键的步骤之一。

Floorplan，中文翻译为布局规划，是数字后端物理设计的首要步骤，位于整个后端设计流程的最前端。它对于后续的设计步骤，如布局（place）、布线（routing）、设计规则检查（drc）以及电源规划（power）等，都具有深远的影响。

顶层floorplan规划不合理：导致时钟信号需要绕过较长的路径才能到达目标寄存器。Macro布局不当：Macro的位置可能过于偏远，或者与其他模块之间的连接不够紧凑，导致时钟信号需要穿过较长的路径。时钟树综合策略不当：可能没有采用合适的时钟树综合策略来优化时钟路径的长度。

congestion问题是数字后端设计中常见且复杂的问题，需要通过多种手段综合解决。优化floorplan、调整placement、控制局部density以及优化macro摆放等方法都可以有效地缓解congestion问题。在实际项目中，需要根据具体情况灵活应用这些方法，并不断迭代优化，以达到最佳的布线效果。

问题初现与分析 早晨，我接到了同事的求助，他在进行芯片后端设计时遇到了绕线问题。具体表现为在Floorplan利用率仅放到30%的情况下，就出现了大量的short（短路）现象。凭借经验，我迅速判断这很可能是系统性原因导致的。如果分析正确，也许只需要调整一个命令设置就能解决问题。